升降机厂家
免费服务热线

Free service

hotline

010-00000000
升降机厂家
热门搜索:
技术资讯
当前位置:首页 > 技术资讯

synopsys数字前后端设计流程

发布时间:2020-07-21 18:28:42 阅读: 来源:升降机厂家

数字前端设计流程(synopsys)流程

本文引用地址: 设计输入 1) 设计的行为或结构描述。 2) 典型文本输入工具有UltraEdit-32和e.。 3) 典型图形化输入工具-Mentor的Renoir。

2. 代码调试 1) 对设计输入的文件做代码调试,语法检查。 2) 典型工具为Debussy。 3.前仿真1)功能仿真2)验证逻辑模型(没有使用时间延迟)。 4.综合1)把设计翻译成原始的目标工艺 2) 最优化3) 合适的面积要求和性能要求 5.布局和布线 1) 映射设计到目标工艺里指定位置 2) 指定的布线资源应被使用 3) 采用Altera公司的QuartusII和MaxplusII、Xilinx公司的ISE和Foudation布局和布线

6.后仿真1)时序仿真 2) 验证设计一旦编程或配置将能在目标工艺里工作(使用时间延迟)3)所用工具同前仿真所用软件。 7. 时序分析

8. 验证合乎性能规范 1) 验证合乎性能规范,如果不满足,回到第一步。

9. 版图设计 1) 验证版版图设计。2) 在板编程和测试器件。

数字后端设计流程

1. 数据准备 Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF文件。

2. 布局规划。 主要是标准单元、I/O Pad和宏单元的布局。

3. Placement -自动放置标准单元

4. 时钟树生成(CTSClock tree synthesis)时钟网络及其上的缓冲器构成了时钟树。

5. STA 静态时序分析和后仿真。 SE把.V和.SDF文件传递给PrimeTime做静态时序分析

6. ECO(Engineering Change Order)。 针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动

7. Filler的插入(padfliier, cell filler)。 Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O Pad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计需要。

8. 布线(Routing)。

9. Dummy Metal的增加

10. DRC和LVS DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,width),它也包括天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进行比较,来保证流片出来的版图电路和实际需要的电路一致

11. . Tape out。把最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造

数字滤波器相关文章:数字滤波器原理

哈尔滨牙齿矫正

杭州吸脂

深圳隆鼻